Hoekom geheue is die swak skakel in AMD se jongste Fusion chip

Interessante nuus oor die url:http://feeds.arstechnica.com/~r/arstechnica/everything/~3/SiW2M9M0onE/another-look-at-amds-llano.ars:

Llano, AMD se tweede inskrywing in sy Fusion familie van verwerkers wat kombineer om 'n SVE en GPU op dieselfde sterwe, van stapel gestuur het vroeër hierdie maand tot matig positiewe resensies nie. Maar tot nou toe, was min detail bekend oor presies hoe AMD die integrasie van die SVE en GPU hanteer het op Llano se sterwe.

David Kanter by RealWorldTech gedoen het 'n paar grawe en sit saam om' n in-diepte kyk na Llano, vergelyk sy CPU / GPU integrasie met dié van Intel se Sandy Bridge. Kanter se stuk 'n paar vrae beantwoord oor Llano wat deur die resensies wat geopper is.

Afgesien van sy swak CPU kern, die belangrikste tekortkoming Llano dat die resensies uitgelig is die feit dat die verwerker se GPU kern is ongelooflik beperk deur geheue bandwydte. Die Cypress GPU wat vir Llano gebruik's was ontwerp vir 'n diskrete grafiese kaart, waar dit sal toegang tot' n GB of twee van 'n hoë-bandwydte het, toegewyde GDDR geheue. Op Llano, in teenstelling, die GPU aandele hoof geheue met die SVE en die gevolg was dat prestasie was erg bottlenecked. Kanter se artikel gee 'n insig in waarom dit is.

In plaas van 'n skakel Llano se SVE en GPU met' n hoë-bandwydte ring bus en laat hulle deel 'n V3 kas (die Sandy Bridge benadering), AMD het die twee dele relatief verbonde intern. In plaas daarvan het die SVE en GPU gebruik hoof geheue te kommunikeer sonder kopiëring van data van een plek na die ander. Op die boot, die GPU kry toegang het tot 512 van die hoof geheue in 'n afsonderlike geheue spasie, die CPU kry die res van die geheue.

Intern, daar is 'n klein tweerigting bus wat verbind die GPU te stel samehangende geheue toue, en daar is nog' n bus wat verbind die GPU na die DDR-kontroleerder, maar dit is dit. Die CPU praat met die GPU gebruik van die grafiese bestuurder en hoof geheue, en die GPU kan praat met die CPU gebruik samehangende versoeke vir spesiale gebiede van die geheue, maar laasgenoemde is redelik stadig.

In al, dan, die gebrek aan 'n hoë-bandwydte interne skakel tussen die SVE en GPU, en die afhanklikheid van die hoof geheue vir kommunikasie, beteken dat Llano se grafiese voorstelling is pretty much verstik deur die chip se tweekanalig DDR3 kontroleerder.

Soos vir die toekoms van Llano, het ek voorgestel dat AMD dalk 'n poel van eDRAM dat die SVE en GPU kan gebruik vir gedeelde geheue te oorweeg en op-die kommunikasie, maar Kanter bied' n meer haalbare alternatief vir die bevordering van 'n toekomstige Fusion verwerker se grafiese prestasie: gebruik 3D chip stapel tegnieke om 'n klein hoeveelheid van geheue te sit in dieselfde pakket as die verwerker. Die bedrag van geheue sou nie te veel, selfs 256 van 'n hoë-bandwydte, lae-latency geheue sou dramaties Llano se prestasie hupstoot te gee.

Al hierdie, weereens, wys net hoe groot van 'n bind NVIDIA is nou in, en waarom die maatskappy het' n poging om op die lessenaar spasie met Project Denver te maak. Sandy brug en Fusion spel die begin van die einde vir die diskrete GPU mark, wat nog steeds NVIDIA se brood en botter.

Lees die antwoorde op hierdie boodskap